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超低功耗、即时启动、非易失性PLD,有六种密度从256到6864个查找表(LUT)的器件。除了基于LUT的低成本可编程逻辑外,这些器件还具有嵌入式块RAM(EBR)、分布式RAM、用户闪存(UFM)、锁相环(PLL)、预设计源同步I/O支持、包括双启动功能的高级配置支持,以及常用功能的硬化版本,如SPI控制器、I²C控制器和定时器/计数器。这些特性使这些器件可用于低成本、高产量的消费和系统应用。这些器件采用65纳米非易失性低功耗工艺设计。器件架构具有可编程低摆幅差分I/O和动态关闭I/O组、片上PLL和振荡器等特性,有助于管理静态和动态功耗,使该系列所有成员的静态功耗较低。MachXO2器件有两种版本——超低功耗(ZE)和高性能(HC和HE)器件
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  • LatticeECP3(经济型增强第三代)系列FPGA器件针对高性能特性进行了优化,如增强的DSP架构、高速SERDES和高速源同步接口,在经济型FPGA结构中实现了这些特性。这种组合通过设备架构的进步和65纳米技术的应用得以实现,使该系列器件适用于大批量、高速度、低成本的应用。LatticeECP3系列扩展了查找表(LUT)容量至149K逻辑单元,并支持多达586个用户I/O。LatticeECP3系列还提供最多320个18 X 18乘法器和广泛的并行I/O标准。LatticeECP3 FPGA结构在设计时考虑到了高性能和低成本。LatticeECP3器件利用可重构的SRAM逻辑技术,提供了诸如基于LUT的逻辑、分布式和嵌入式存储器、锁相环(PLL)、延迟锁定环(DLL)、预工程化的源同步I/O支持、增强的sysDSP切片以及高级配置支持等功能,包括加密和双启动功能。LatticeECP3系列中实现的预工程化源同步逻辑支持广泛接口标准,包括DDR3、XGMII和7:1 LVDS。LatticeECP3系列还具有带专用PCS功能的高速SERDES。高抖动容限和低传输抖动使得SERDES加上PCS模块可以配置以支持一系列流行的数据协议,包括PCI EXpress、SMPTE、以太网(XAUI、GbE和SGMII)以及CPRI。发送预加重和接收均衡设置使SERDES适合于通过各种介质进行传输和接收。LatticeECP3器件还提供了灵活、可靠和安全的配置选项,例如双启动功能、位流加密和TransFR现场升级功能。Lattice Diamond 和 ispLEVER 设计软件允许使用LatticeECP3 FPGA系列高效地实现大型复杂设计。为流行的逻辑综合工具提供了对LatticeECP3的支持库。Diamond和ispLEVER工具利用综合工具输出及布局规划工具中的约束条件来在LatticeECP3器件中放置和布线设计。工具从布线中提取时序信息,并将其反馈到设计中进行时序验证。Lattice为LatticeECP3系列提供了许多预先设计好的IP(知识产权)模块。通过将这些可配置的软核IP作为标准化块使用,设计人员可以专注于其设计的独特方面,从而提高生产效率。
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  • Altera MAX10 内部集成配置闪存、瞬时接通的 FPGA
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  • ispMACH 4A系列提供了极其灵活的架构,为用户提供了一种易于使用的硅产品和软件工具的高级复杂可编程逻辑器件(CPLD)解决方案。对用户而言,总体优势在于可确保且可预测的CPLD解决方案、更短的上市时间、更高的灵活性和更低的成本。ispMACH 4A器件的密度范围从32到512个宏单元,利用率达100%,引脚输出保持率达100%。ispMACH 4A系列提供5V(M4A5 - xxx)和3.3V(M4A3 - xxx)工作电压。ispMACH 4A产品可通过JTAG(IEEE Std. 1149.1)接口进行5V或3.3V在系统编程。JTAG边界扫描测试还允许在自动测试设备上对器件连接性进行产品可测试性测试。所有ispMACH 4A系列成员都能实现首次适配,并且在任何设计更改和重新适配后都能保持引脚输出不变,便于系统集成。对于3.3V和5V工作电压,当每个输出最多使用20个乘积项时,ispMACH 4A产品可通过SpeedLocking特性确保固定时序,tPD最快可达5.0 ns,fCNT可达182 MHz。ispMACH 4A系列在薄型四方扁平封装(TQFP)、塑料四方扁平封装(PQFP)、塑料有引线芯片载体(PLCC)、球栅阵列(BGA)、细间距BGA(fpBGA)和芯片阵列BGA(caBGA)封装中提供20种密度 - I/O组合,引脚数从44到388不等。它还为混合电压设计提供I/O安全特性,使3.3V器件能够接受5V输入,5V器件不会对3.3V输入过驱动。其他特性包括总线友好型输入和I/O、可编程掉电模式以实现额外的节能,以及单个输出转换速率控制,以实现最高速度转换或最低噪声转换。ispMACH 4A器件的基本架构由多个优化的PAL块组成,这些PAL块通过一个中央开关矩阵相互连接。中央开关矩阵允许PAL块之间进行通信,并将输入路由到PAL块。PAL块和中央开关矩阵共同使逻辑设计师能够在单个器件中创建大型设计,而无需使用多个器件。能够有效利用这些器件的关键在于互连方案。在ispMACH 4A架构中,宏单元通过逻辑分配器灵活地与乘积项耦合,由于输出开关矩阵的存在,I/O引脚灵活地与宏单元耦合。此外,输入开关矩阵提供了更多的输入路由选项。这些资源提供了有效适配设计所需的灵活性。中央开关矩阵接收所有专用输入和来自输入开关矩阵的信号,并根据需要将它们路由到PAL块。返回到同一PAL块的反馈信号仍必须通过中央开关矩阵。这种机制确保了ispMACH 4A器件中的PAL块之间以一致、可预测的延迟进行通信。中央开关矩阵使ispMACH 4A器件比单芯片上的几个简单PAL器件更先进。它使设计师可以将该器件视为一个单一的可编程器件,而不是多个模块的集合;软件通过中央开关矩阵将设计划分为PAL块,因此设计师无需关注器件的内部架构。每个PAL块由以下部分组成: - 乘积项阵列 - 逻辑分配器 - 宏单元 - 输出开关矩阵 - I/O单元 - 输入开关矩阵 - 时钟发生器
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